Cookies
Potřebujeme váš souhlas k využití jednotlivých dat, aby se vám mimo jiné mohly ukazovat informace týkající se vašich zájmů. Souhlas udělíte kliknutím na tlačítko „OK“.
IEEE 1800-2023
IEEE Standard for SystemVerilog--Unified Hardware Design, Specification, and Verification Language
Přeložit název
NORMA vydána dne 28.2.2024
Informace o normě:
Označení normy: IEEE 1800-2023
Datum vydání normy: 28.2.2024
Kód zboží: NS-1168252
Počet stran: 1354
Přibližná hmotnost: 4093 g (9.02 liber)
Země: Mezinárodní technická norma
Kategorie: Technické normy IEEE
Anotace textu normy IEEE 1800-2023 :
Revision Standard - Active.
The definition of the language syntax and semantics for SystemVerilog, which is a unified hardware design, specification, and verification language, is provided. This standard includes support for modeling hardware at the behavioral, register transfer level (RTL), and gate-level abstraction levels, and for writing test benches using coverage, assertions, object-oriented programming, and constrained random verification. The standard also provides application programming interfaces (APIs) to foreign programming languages. (The PDF of this standard is available at no cost at compliments of Accellera Systems Initiative)
ISBN: 979-8-8557-0501-0
Number of Pages: 1354
Product Code: STDPD26763
Keywords: assertions, design automation, design verification, hardware description language, HDL, HDVL, IEEE Std 1800™, PLI, programming language interface, SystemVerilog, Verilog®, VPI
Category: Design Automation
Doporučujeme:
Aktualizace technických norem
Chcete mít jistotu, že používáte pouze platné technické normy?
Nabízíme Vám řešení, které Vám zajistí měsíční přehled o aktuálnosti norem, které používáte.
Chcete vědět více informací? Podívejte se na tuto stránku.
