Cookies
Potřebujeme váš souhlas k využití jednotlivých dat, aby se vám mimo jiné mohly ukazovat informace týkající se vašich zájmů. Souhlas udělíte kliknutím na tlačítko „OK“.
IEEE 1800-2005
IEEE Standard for SystemVerilog: Unified Hardware Design, Specification and Verification Language
Automaticky přeložený název:
IEEE standard pro SystemVerilog : Unified Hardware Design, specifikace a verifikace jazyk
NORMA vydána dne 22.11.2005
Informace o normě:
Označení normy: IEEE 1800-2005
Datum vydání normy: 22.11.2005
Kód zboží: NS-416124
Přibližná hmotnost: 300 g (0.66 liber)
Země: Mezinárodní technická norma
Kategorie: Technické normy IEEE
Anotace textu normy IEEE 1800-2005 :
New IEEE Standard - Superseded.
This standard represents a merger of two previous standards: IEEE 1364-2005 Verilog hardware description language (HDL) and IEEE 1800-2005 SystemVerilog unified hardware design, specification and verification language. The 2005 SystemVerilog standard defines extensions to the 2005 Verilog standard. These two standards were designed to be used as one language. Merging the base Verilog language and the SystemVerilog extensions into a single standard enables users to have all information regarding syntax and semantics in a single document.
ISBN: 978-0-7381-4811-3
Number of Pages: 648
Product Code: STDRE95376
Keywords: Assertions, Design Automation, Design Verification, Hardware Description Language (HDL), Verilog, Programming Language Interface (PLI), Verilog Programming Interface (VPI), SystemVerilog
Category: Design Automation
Odebírejte informace o nově vydaných normách ZDARMA:
Chcete pravidelně odebírat informace o nově vycházejících normách z celého světa a to zcela zdarma?
Přihlašte se k odběru. Vše je velice jednoduché a absolutně ZDARMA.
Na výběr máte vydavatele z celého světa.
