ČSN EN 61691-3-3 (013750)

Jazyky pro popis chování systému - Část 3-3: Syntéza v jazyku VHDL. (Text normy není součástí výtisku).



NORMA vydána dne 1.5.2002


Jazyk
Provedení
DostupnostSKLADEM
Cena56.10 bez DPH
56.10

Informace o normě:

Označení normy: ČSN EN 61691-3-3
Třídící znak: 013750
Katalogové číslo: 64774
Datum vydání normy: 1.5.2002
Kód zboží: NS-160847
Počet stran: 4
Přibližná hmotnost: 12 g (0.03 liber)
Země: Česká technická norma
Kategorie: Technické normy ČSN

Anotace textu normy ČSN EN 61691-3-3 (013750):

Soubor mezinárodní normy EN 61692 poskytuje prostředky k návrhu objektu pomocí základní specifikace hardwaru v jazyku VHDL. Popisný jazyk hardwaru VHDL (Hardware Description Language) slouží pro velmi rychlé integrované obvody VHSIC (Very High Speed Integrated Circuit). Používá se pro zpracování dokumentace, ověřování a syntézu velkých číslicových celků. Přesná definice jazyka VHDL je obsažena v Části 1: Referenční příručka jazyka VHDL. Jazyk slouží k návrhu hardwaru s přesně definovanými vstupy a výstupy a vykonává přesně stanovené funkce. Předmětem návrhu může být celý systém, podsystém, deska, čip, makrobuňka, logické hradlo nebo jakákoliv úroveň abstrakce mezi tím. Jazyk VHDL se může použít i k popisu konfigurace při sestavování navržených entit, aby tvořily celkový návrh. Tato část normy je založena na dokumentu IEEE Std 1076-3:1997: Norma IEEE - Syntéza sad. Podporuje syntézu v jazyku VHDL a ověřování hardwarových návrhů pomoci definice typů vektorů pro zobrazení celočíselných hodnot se znaménkem i bez znaménka.

Doporučujeme:

Aktualizace zákonů

Chcete mít jistotu o platnosti užívaných předpisů?
Nabízíme Vám řešení, abyste mohli používat stále platné (aktuální) legislativní předpisy.
Chcete vědět více informací? Podívejte se na tuto stránku.


Tento web používá soubory cookie. Dalším procházením tohoto webu vyjadřujete souhlas s jejich používáním. Více informací / Rozumím