Potřebujeme váš souhlas k využití jednotlivých dat, aby se vám mimo jiné mohly ukazovat informace týkající se vašich zájmů. Souhlas udělíte kliknutím na tlačítko „OK“.
Standard for SystemVerilog. Unified hardware design, specification and verification language.
Automaticky přeložený název:
Norma pro SystemVerilog. Unified hardware design, specifikace a verifikace jazyk
NORMA vydána dne 31.12.2007
Označení normy: BS IEC 62530:2007
Poznámka: NEPLATNÁ
Datum vydání normy: 31.12.2007
Kód zboží: NS-107146
Počet stran: 664
Přibližná hmotnost: 2023 g (4.46 liber)
Země: Britská technická norma
Kategorie: Technické normy BS
Poslední aktualizace: 28.03.2025 (Počet položek: 2 197 957)
© Copyright 2025 NORMSERVIS s.r.o.